Mit dem Aufkommen der 3D-Verpackungstechnologie ist der Begriff „mehr als Moore“ entstanden, um auszudrücken, dass die Wachstumsrate der Flächenschaltungsdichte die traditionelle IC-Skalierungsgeschwindigkeit im Zusammenhang mit dem Mooreschen Gesetz übersteigt. Auf der Design Automation Conference, die dieses Jahr in Las Vegas stattfand, zeigten zahlreiche Aussteller von Anbietern einzigartige Verpackungstechnologien. Fortgeschrittene Verpackungstechnologie erfordert jedoch auch entsprechende methodische Prozesse, einschließlich aller Aspekte von Design, Implementierung und (elektrischer Heiz-)Analyse. Ich hatte die Gelegenheit, mit John Park, Director of Integrated Circuit Packaging and Cross Platform Solutions Product Management bei Cadence, die Prozessanforderungen für diese Verpackungslösungen zu besprechen.
Klassifizierung: SoC, SiP und Chiplet
Die Multi-Chip-Modul-Technologie (MCM) existiert seit Jahrzehnten und wird in sehr spezifischen Hochleistungs-Computer-, Kommunikations- und Luft- und Raumfahrtanwendungen eingesetzt. Die technischen Ressourcen für die Entwicklung physischer Implementierungen sind beträchtlich, und die Investitionen in die elektrische Analyse von Chip-Verpackungssystemen sind ebenfalls beträchtlich.
Er sagte auch: „Es gab zwei Trends, die folgten. Die sich ausbreitende Moore's Law-Siliziumtechnologie führte die System-on-Chip-Architektur (SoC) ein, die IPs aus mehreren Quellen integriert. Gleichzeitig stieg auch die Anzahl der Signal- und Leistungs-E/A dieser Module. Die Einführung der 2,5D-Verpackungstechnologie mit Verbindungen auf Interpolatoren (oder Substraten) ermöglichte die Integration dieser Module mit hoher Pin-Anzahl in ein komplettes System Level Package (SiP), was die Möglichkeiten für SiP erhöhte.“ Die 3D-Verpackungstechnologie mit vertikal gestapelten Formen wurde erst vor kurzem eingeführt und stellt besondere Anforderungen an den EDA-Prozess, vom eingeschränkten Zugang zu Testpins bis hin zu unterschiedlichen Anforderungen an die thermische Modellierung.